RR：因为本地cache中有最新数据，因此当前CPU cache操作不会发生RR和RW，当cache控制器监听到总线上发生RR的时候，必然是其他CPU发生了读取主存的操作，而RR操作不会导致数据修改，因此两个CPU中的数据和主存中的数据一致，此时cache line状态修改为S；
MESI协议初始场景：在最初的时候，所有的CPU中都没有数据，其中一个CPU发生读操作，此时发生RR（数据从主内存中读取到当前CPU的cache），状态为E（独占，只有当前CPU有数据，并且和主存一致）。此时，如果有其他CPU也读取主存数据，则状态修改为S（共享，多个CPU之间拥有相同数据，并且和主存保持一致），如果其中一个CPU发生数据修改，那么该CPU中数据状态修改为M（拥有最新数据，和主存不一致，但是以当前CPU中的数据为准），并通知其他拥有该数据的CPU数据失效，其他CPU中的cache line状态修改为I（失效，和主存中的数据被认为不一致，数据不可用应该重新获取）。
LW：发生本地写，并不会将数据立即写回主存，而是在稍后的一个时间再写回主存，因此为了保证缓存一致性，当前CPU的cache line状态修改为M，并通知其他拥有该数据的CPU该数据失效，其他CPU将cache line状态修改为I；
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LW：因为当前CPU的cache line数据无效，因此发生LW会直接操作本地cache，此时的情形如下。
朱老师 计算机硕士 百度 大连理工大学计算机硕士毕业，专注于机器学习，操作系统，推荐，深度学习领域。曾就职于人工智能创业公司，百度公司，任算法工程师。对CV，NLP，风控，强化学习，C++，Python等领域技术有深入研究和项目经验。为人幽默喜气，深受学生欢迎。
